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AMBA总线协议.pdf

发布时间：2022-06-01 发布人：admin 分类：说明书 资料大小：0.58M 资料格式：pdf 举报 版权申诉
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    Introduction to AMBA Bus System 工研院 / 系統晶片技術㆗心工程師 吳欣龍 1. 前言 本篇文章主要是介紹 ARM Limited.公司所推出的 AMBA 協定(Advanced Micro-controller Bus Architecture)。AMBA 協定目前是 open 且 free 的，讀者可從 ARM 的網站(www.arm.com) ㆘載完整的 Specification。 這篇文章並沒有打算說明完整的 AMBA 協定內容，詳細的 Spec.還是請讀者閱讀 ARM 所 提供的文件。原本的 AMBA 協定包含了㆕大部分: AHB, ASB, APB, Test Methodology，限於 篇幅的關係，我們挑選較重要的 AHB, APB 加以基本的介紹，並探討 AHB 的㆒些重要的特 性。 2. AMBA 概述 AMBA 協定的目㆞是為了要推出 on-chip bus 的規範，㆒開始 AMBA 1.0 只有 ASB 與 APB， 為了節省面積，所以這時候的 bus 協定都是 tristate 的 bus，而到後來 2.0 的 AHB 為了能更方 便設計者(trisate bus 要花更多精力去注意 timing)，因此改用 bus 改用 multiplexor 的架構，並 增加了新的特性。 ㆒個以 AMBA 架構的 SOC，㆒般來說包含了 high-performance 的 system bus - AHB 與 low-power 的 peripheral bus - APB。 System bus 是負責連接例如 ARM 之類的 embedded processor 與 DMA controller，on-chip memory 和其他 interface，或其他需要 high bandwidth 的元件。而 peripheral bus 則是用來連接系統的周邊元件，其 protocol 相對 AHB 來講較為簡單， 與 AHB 之間則透過 Bridge 相連，期望能減少 system bus 的 loading。㆒個典型的 AMBA 架構 如圖 2.1： 圖 2.1 3. AHB 簡介 ARM 當初訂定 AHB (Advanced High-Performance Bus)主要是想讓它能夠用來當作 SOC 的 on-chip system bus，它的㆒些特性包括：
    single-clock edge operation non-tristate implementation burst transfers split transaction multiple bus master 以㆘我們將簡單的介紹 AHB 的協定及這些特性。 3.1 Overview AHB System 是由Master，Slave，Infrastructure ㆔部分所組成。整個AHB bus ㆖的傳輸(transfer) 都是由 master 所發出，由 slave 負責回應。而 infrastructure 則由 arbiter ，master to slave multiplexor，slave to master multiplexor，decoder，dummy slave，dummy master 所組成。 AHB 之所以會需要 arbiter，是因為它支援 multiple master，因此需要 arbiter 來仲裁。而 decoder 則是負責位址的解碼，從 multiple slave ㆗選擇要回應 transfer 的 slave。而兩個 multiplexor 則是負責 bus 的 routing(為了不使用 tristate bus)，將 bus ㆖的訊號在 master 和 slave ㆗傳送，圖 3.1 說明了 multiplexor 與 master/slave 連結的情形。 Master to Slaver Multiplexor Slave to Master Multiplexor Master A Master B Master A Master B Slave 1 Slave2 Slave 3 圖 3.1 Slave 1 Slave2 Slave 3 基本㆖ bus ㆖傳輸的訊號，可以分成 clock，arbitration，address，control signal，write data， read data，response signal 七種。除了 clock 與 arbitration 訊號之外，其餘的訊號皆會經過 multiplexor。會經過 master to slave multiplexor 的訊號有 address, control signal, write data，而 會經過 slave to master multiplexor 的則有 read data 與 response signal。 ㆘面的 table 列出所有的 AHB 訊號，以及它的用途。我們將在後面的章節介紹這些訊號， 讀者可以先瀏覽㆒遍，有個基本的印象。 Name HCLK Source Clock source HRESETn HADDR[31:0] Master Reset controller Description Bus Clock。All signal timings are related to the rising edge of HCLK。 active LOW。reset whole system。 32-bit system bus。
    HTRANS[1:0] Master HWRITE Master HSIZE[2:0] Master HBURST[2:0] Master HPROT[3:0] Master HWDATA[31:0] Master HSELx Decoder HRDATA[31:0] Slave Slave HREADY Slave HRESP[1:0] HBUSREQx Master Master HLOCKx HGRANTx Arbiter HMASTER[3:0] Arbiter HMASTLOCK Arbiter HSPLITx[15:0] Slave current transfer type。 HIGH : write transfer。LOW : read transfer。 the size of the transfer。 Indicates if the transfer forms part of a burst。 Implement some level of protection。 write data bus。 slave select signal。 read data bus。 High : transfer done。LOW : extending transfer。 transfer response。 bus request。 Locked transfer。 Bus grant signal。 Indicate granted master number。 Locked sequence。 Split completion request。 在看過了 AHB 的訊號後，㆘圖 3.2 則介紹 AHB 大概的 bus interconnection。在圖 3.2 ㆗， 省略的部分有 (1)各種 control signal (HBURST, HTRANS 等)的連接，其實他們的連線與 HADDR ㆒致。(2)Master 與 Arbiter 之間的 Request/Grant 訊號。(3)Decoder 與各個 Slave 間會 有 Selection 的訊號。(4)control mux 的 output 會有部分 control 訊號除了接到 Slave 外也會接到 Arbiter (HTRANS/HBURST)。(5)Response signal(HREADY, HRESP)的 mux。另外 Arbiter 會輸 出 HMASTER 訊號，這個訊號會接到 master-to-slave multiplexor，以作為 selection signal。 圖 3.2 3.2 Basic transfer 在 AHB bus ㆖，㆒次完整的 transfer 可以分成兩個 phase：address phase 與 data phase。address phase 傳送的是 address 與 control signal，而 data phase 則是 write/read data 與 response signal。
    ㆘圖 3.3 說明 AHB ㆖的 basic transfer。 圖 3.3 transfer 在 data phase 時若無法在 1 個 clock cycle 內完成，slave 可用 HREADY 訊號去延長 (extend) transfer。請參考㆘圖 3.4，當 HREADY 為 LOW 時，表示 transfer 尚未結束，為 HIGH 時，則代表目前的 transfer 結束了，但結束時的 status 則需看 Slave 回應的 HRESP 訊號(可能 是 OKAY, ERROR 等)。 圖 3.4 由於㆒次 transfer 需要兩個 phase 才能完成，為了增進 bus 的 performance，AHB 將 multiple transfer 給 pipeline 起來，transfer 間的 address phase 和 data phase 是 overlap 在㆒起的，請見㆘ 圖 3.5。從圖 3.5 ㆗我們可以看到由於現在目前 transfer 的 data phase 與㆘㆒次 transfer 的 address phase 是 overlap 的，所以當目前 transfer 的 data phase 被 extend 時，address phase 也得跟著延 長。
    圖 3.5 3.3 Control signal AHB ㆖的 Control signal 共有五類，分別為 HTRANS[1:0] ：Transfer Type HBURST[2:0] : Burst Type HPROT[3:0] : Protection Control HSIZE[2:0] : Transfer Size HWRITE :Transfer Direction 底㆘我們將㆒㆒介紹。 3.3.1 Transfer Type AHB ㆖共有㆕種 transfer type： IDLE：指示 slave 需忽略目前的 transfer。用於當 master 沒有資料需要傳送時，而此時 slave 需在 transfer 的 data phase 回應 zero wait cycle 的 OKAY response。 BUSY : 在 burst transfer 時，master 傳送連續的 transfer 給 slave，若 master 因某些原因無 法及時將資料準備好，則發出使用此 transfer type 通知 slave，slave 的 response 應該與回 應 IDLE transfer 時相同，也就是 zero wait cycle 的 OKAY response。 NONSEQ (Non-sequential) :指示目前 transfer 的 address 和 control 訊號與㆖㆒筆 transfer 無關。 SEQ (Sequential)):指示 address 和㆖㆒筆 transfer 相關，而 control 訊號則和㆖㆒筆 transfer 相同，通常用在 burst transfer ㆗。 ㆘圖 3.6 為 transfer type 的 example。從時序圖裡我們可以看出：第㆒筆 burst transfer 的 type ㆒定為 NONSEQ，另外因為 master 無法把㆘㆒筆資料在第㆓個 cycle 準備好，因此使用 BUSY type 去延遲第㆓筆 transfer。
    圖 3.6 3.3.2 Burst Type Burst type 是用來讓 AHB master 發出 address 彼此相關的連續 transfer(control 訊號需相同)。 AHB 支援八種的 burst type，用來指示 burst 的長度(transfer 的個數，在 AHB Spec.㆗使用 beat 這個英文字)，與 address 間的關係。請見表 3.1。其㆗ incrementing 的 burst，每㆒筆的 transfer address 必定是前㆒筆 transfer 的 address 加㆖ transfer size。而 wrapping burst 則將 memory 切 割成了 (transfer size X transfer beat)大小的㆒個個 memory boundary，當 transfer address 要跨 越 boundary 時，㆘㆒筆 transfer address 會繞回 boundary 起點。舉例來說，現在我們要傳送 4 筆 wrapping burst，transfer size 為 word (4 byte)，第㆒筆 transfer 的 address 為 0x34，此時(4 byte x 4 transfer)則transfer 會在16-byte boundary 繞回，所以4 筆transfer 的address 分別是0x34, 0x38, 0x3C, 0x30。 ㆘面列出 AHB 支援的八種 transfer type。 表 3.1 圖 3.7 介紹 4-beat 的 wrapping burst，由於 transfer size 為 word，所以 address 為在 16-byte boundary 繞回，在圖 3.7 ㆗我們可以看到 0x3C 之後的位址就變成 0x30。
    圖 3.7 相對於圖 3.7，在圖 3.8 ㆗，因為是 INCR type，所以 address 0x3C 之後會跨過 16-byte boundary，直接到 0x40。 圖 3.8 圖 3.9 則是 8-beat wrapping burst 的例子，這次 memory boundary 為 32-byte，所以 0x3C 後 會繞回 0x20。
    圖 3.10 則是 8-beat incrementing burst，不過這次的 transfer size 為 Halfword。 圖 3.9 圖 3.10 最後圖 3.11 介紹兩筆 undefined length burst 的例子，而 transfer size ㆒筆是 Halfword，另㆒ 筆是 word。 圖 3.11
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