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发布时间：2022-05-29 发布人：admin 分类：说明书资料大小：3.08M 资料格式：pdf 举报版权申诉

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JESD204B IP内核用户指南

内容

1. JESD204B IP内核快速参考

2. 关于JESD204B IP内核

数据通路模式

IP内核种类

JESD204B IP内核配置

运行时配置

通道绑定

性能和资源利用

3. 入门

Altera IP内核的简介

IP内核许可

OpenCore Plus IP 评估

升级IP内核

IP Catalog和参数编辑器

设计预排

创建一个新的Quartus Prime工程

参数化并生成 IP内核

生成和仿真IP内核测试台

生成测试台仿真模型

仿真IP内核测试台

编译JESD204B IP内核设计

编程FPGA器件

JESD204B IP内核设计考量

在Qsys中集成JESD204B IP内核

管脚分配(Pin Assignments)

添加外部收发器PLL

输入时钟的时序收敛

JESD204B IP内核参数

JESD204B IP内核组件文件

JESD204B IP内核测试台

测试台仿真流程

4. JESD204B IP内核功能说明

发送器

TX数据链路层

TX CGS

TX ILAS

用户数据相位

TX PHY层

接收器

RX数据链路层

RX CGS

帧同步

帧对齐

通道对齐

ILAS数据

初始通道同步

RX PHY层

操作

操作模式

扰码器/解码器

SYNC_N信号

链路重新初始化

链路启动顺序

通过SYNC_N信号的错误报告

时钟方案

器件时钟

链路时钟

本地多帧时钟

时钟相关性

复位方案

复位顺序

信号

发送器

接收器

寄存器

寄存器访问类型惯例

5. JESD204B IP内核设计实例

所支持的配置

通用设计实例

预置(Presets)

选择和生成设计实例

RTL状态机控制单元的设计实例

设计实例组件

PLL

PLL重配置

收发器重配置控制器

收发器复位控制器

码型生成器

并行PRBS生成器

交替棋盘式生成器

斜波生成器

码型检查器

并行PRBS检查器

交替棋盘式检查器

斜波检查器

传输层

支持的系统配置

系统参数的动态缩小(L、N和F)

帧时钟和链路时钟之间的关系

数据位和内容映射方案

TX路径

TX路径操作

TX数据传输

TX路径数据重新映射

TX错误报告

TX延迟

RX路径

RX通道操作

RX数据接收

RX路径数据重新映射

RX错误报告

RX延迟

串行端口接口(SPI)

控制单元

存储器模块(ROM)

有限状态机(FSM)

系统参数

运行时重配置

系统接口信号

实例特性：动态重配置

动态重配置操作

MIF ROM

生成和仿真设计实例

生成设计实例仿真模型

仿真JESD204B IP内核设计实例

生成编译的设计实例

编译JESD204B IP内核设计实例

Nios II处理器控制单元的设计实例

设计实例组件

Qsys系统组件

Qsys中的JESD204B子系统

Qsys的Nios II子系统

内核PLL

PLL重配置控制器

SPI主模块

传输层

测试码型生成器

测试码型检查器

系统时钟

Nios II处理器设计实例文件

Nios II处理器设计实例系统参数

Nios II处理器设计实例系统接口信号

生成综合的设计实例

在开发套件上实现设计

管脚分配(Pin Assignments)

硬件设置

编程器件

运行软件控制流程

执行软件C代码

软件参数

软件中断服务例行程序(ISR)

软件功能说明

main.c源文件的函数

macros.c源文件中的定制外设访问宏

定制设计实例

修改JESD204B IP内核参数后生成

更改Data Rate或Reference Clock Frequency

实现多链路设计

编辑Qsys工程

编辑顶层HDL文件

编辑软件C代码

6. JESD204B IP内核确定性延迟实现指南

约束输入SYSREF信号

可编程RBD偏移

可编程的LMFC偏移

链路重新初始化期间保持确定性延迟

7. JESD204B IP内核调试指南

时钟方案

JESD204B参数

SPI编程

转换器和FPGA操作条件

信号极性和FPGA管脚分配

使用SignalTap II和系统控制台调试JESD204B链路

8. 附加信息

JESD204B IP内核文档修订历史

Altera的联系方法

JESD204B IP 内核用户指南订阅反馈 Quartus Prime 设计套件的最后更新 : 15.1 UG-01142 2015.11.02 101 Innovation Drive San Jose, CA 95134 www.altera.com

内容 JESD204B IP 内核快速参考............................................................................... 1-1 关于 JESD204B IP 内核...................................................................................... 2-1 数据通路模式..............................................................................................................................................2-3 IP 内核种类..................................................................................................................................................2-3 JESD204B IP 内核配置...............................................................................................................................2-4 运行时配置...................................................................................................................................... 2-4 通道绑定.......................................................................................................................................................2-5 性能和资源利用..........................................................................................................................................2-6 入门......................................................................................................................3-1 Altera IP 内核的简介..................................................................................................................................3-1 IP 内核许可..................................................................................................................................................3-1 OpenCore Plus IP 评估...............................................................................................................................3-2 升级 IP 内核.................................................................................................................................................3-2 IP Catalog 和参数编辑器.......................................................................................................................... 3-6 设计预排.......................................................................................................................................................3-7 创建一个新的 Quartus Prime 工程.............................................................................................3-7 参数化并生成 IP 内核................................................................................................................... 3-7 生成和仿真 IP 内核测试台.......................................................................................................... 3-8 编译 JESD204B IP 内核设计.......................................................................................................3-11 编程 FPGA 器件............................................................................................................................3-11 JESD204B IP 内核设计考量....................................................................................................................3-11 在 Qsys 中集成 JESD204B IP 内核............................................................................................3-11 管脚分配(Pin Assignments)........................................................................................................ 3-12 添加外部收发器 PLL................................................................................................................... 3-13 输入时钟的时序收敛...................................................................................................................3-13 JESD204B IP 内核参数.............................................................................................................................3-16 JESD204B IP 内核组件文件....................................................................................................................3-21 JESD204B IP 内核测试台........................................................................................................................ 3-22 测试台仿真流程............................................................................................................................3-23 JESD204B IP 内核功能说明............................................................................... 4-1 发送器........................................................................................................................................................... 4-3 TX 数据链路层................................................................................................................................4-4 TX PHY 层........................................................................................................................................4-7 Altera 公司

接收器........................................................................................................................................................... 4-7 RX 数据链路层................................................................................................................................4-8 RX PHY 层......................................................................................................................................4-10 操作............................................................................................................................................................. 4-11 操作模式.........................................................................................................................................4-11 扰码器/解码器...............................................................................................................................4-12 SYNC_N 信号................................................................................................................................4-12 链路重新初始化............................................................................................................................4-14 链路启动顺序................................................................................................................................4-15 通过 SYNC_N 信号的错误报告................................................................................................ 4-16 时钟方案.....................................................................................................................................................4-16 器件时钟.........................................................................................................................................4-18 链路时钟.........................................................................................................................................4-19 本地多帧时钟................................................................................................................................4-20 时钟相关性.................................................................................................................................... 4-21 复位方案.....................................................................................................................................................4-22 复位顺序.........................................................................................................................................4-23 信号............................................................................................................................................................. 4-24 发送器............................................................................................................................................. 4-24 接收器............................................................................................................................................. 4-32 寄存器......................................................................................................................................................... 4-39 寄存器访问类型惯例...................................................................................................................4-39 JESD204B IP 内核设计实例............................................................................... 5-1 所支持的配置..............................................................................................................................................5-1 通用设计实例..............................................................................................................................................5-4 预置(Presets)................................................................................................................................................ 5-5 选择和生成设计实例.................................................................................................................................5-6 RTL 状态机控制单元的设计实例...........................................................................................................5-8 设计实例组件................................................................................................................................5-10 系统参数.........................................................................................................................................5-45 系统接口信号................................................................................................................................5-49 实例特性：动态重配置.............................................................................................................. 5-54 生成和仿真设计实例...................................................................................................................5-60 生成编译的设计实例...................................................................................................................5-62 编译 JESD204B IP 内核设计实例..............................................................................................5-62 Nios II 处理器控制单元的设计实例.................................................................................................... 5-63 设计实例组件................................................................................................................................5-63 系统时钟.........................................................................................................................................5-73 Nios II 处理器设计实例文件......................................................................................................5-73 Nios II 处理器设计实例系统参数.............................................................................................5-75 Nios II 处理器设计实例系统接口信号....................................................................................5-77 Altera 公司

生成综合的设计实例...................................................................................................................5-79 在开发套件上实现设计.............................................................................................................. 5-79 运行软件控制流程....................................................................................................................... 5-84 定制设计实例................................................................................................................................5-97 JESD204B IP 内核确定性延迟实现指南............................................................6-1 约束输入 SYSREF 信号..............................................................................................................................6-1 可编程 RBD 偏移........................................................................................................................................6-2 可编程的 LMFC 偏移................................................................................................................................ 6-5 链路重新初始化期间保持确定性延迟................................................................................................6-11 JESD204B IP 内核调试指南............................................................................... 7-1 时钟方案.......................................................................................................................................................7-1 JESD204B 参数............................................................................................................................................ 7-1 SPI 编程.........................................................................................................................................................7-2 转换器和 FPGA 操作条件........................................................................................................................ 7-2 信号极性和 FPGA 管脚分配....................................................................................................................7-2 使用 SignalTap II 和系统控制台调试 JESD204B 链路........................................................................7-3 附加信息.............................................................................................................. 8-1 JESD204B IP 内核文档修订历史............................................................................................................. 8-1 Altera 的联系方法.......................................................................................................................................8-4 Altera 公司

JESD204B IP 内核快速参考 1 2015.11.02 UG-01142 订阅反馈 Altera JESD204B MegaCore®功能是一种高速点对点串行接口知识产权(IP)。 JESD204B MegaCore 功能是 MegaCore IP 库的一部分，它与 Quartus® Prime 软件一起发布，可以从 Altera 网站(www.altera.com)中下载该软件。注意: 有关系统要求和安装说明信息，请参考 Altera 软件安装和许可。表 1-1: JESD204B IP 内核的简要信息项目版本发布日期发布信息订购代码产品 ID 供应商 ID IP 内核信息协议功能说明 15.1 2015 年 11 月 IP-JESD204B 0116 6AF7 • 联合电子器件工程委员会(JEDEC) JESD204B。01，2012 标准发布规范 • 器件子类(subclass)： • Subclass 0 — 向后兼容 JESD204A。 • Subclass 1 — 使用 SYSREF 信号来支持确定性延迟。 • Subclass 2 — 使用 SYNC_N 检测来支持确定性延迟。 © 2016 Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, NIOS, Quartus and Stratix words and logos are trademarks of Intel Corporation in the US and/or other countries. Other marks and brands may be claimed as the property of others. Intel warrants performance of its FPGA and semiconductor products to current specifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. ISO 9001:2008 Registered www.altera.com 101 Innovation Drive, San Jose, CA 95134

1-2 JESD204B IP 内核快速参考项目内核功能 UG-01142 2015.11.02 说明 • 参数 L、M 和 F 的运行时配置 • 数据速率高达 13.5 每秒千兆位(Gbps) • 单通道或多通道(每条链路高达 8 个通道) • 串行通道对齐和监测 • 通道同步 • 支持多器件同步的模块化设计 • MAC 和 PHY 分离 • 支持确定性延迟 • 8B/10B 编码 • 加扰/解扰 • 发送和接收数据通路的接口遵守 Avalon® Streaming (Avalon- ST)协议 • 配置和状态寄存器(CSR)的接口遵守 Avalon Memory- Mapped (Avalon-MM)协议 • 仿真测试台的动态生成典型应用 IP 内核信息 • 无线通讯设备 • 广播设备 • 军事设备 • 医疗设备 • 测试和测量设备器件系列支持设计工具相关链接 • Altera 软件安装和许可 • Altera IP 新增功能 Altera 公司 • Cyclone® V FPGA 器件系列 • Arria® V FPGA 器件系列 • Arria V GZ FPGA 器件系列 • Arria 10 FPGA 器件系列 • Stratix® V FPGA 器件系列请参考器件支持表和 Altera 网站的 Altera IP 新增功能页以获得详细信息。 • 在 Quartus Prime 软件的 Qsys 参数编辑器中进行设计创建和编译分析 • 在 Quartus Prime 软件的 TimeQuest 时序分析器中进行时序 • 在 ModelSim®-Altera、Aldec Riviera-Pro、VCS/VCS MX 和 NCSim 软件中进行设计仿真和综合 JESD204B IP 内核快速参考反馈

UG-01142 2015.11.02 JESD204B IP 内核快速参考 1-3 JESD204B IP 内核发布说明 • • 知识库中 JESD204B IP 内核的勘误表 JESD204B IP 内核快速参考反馈 Altera 公司

关于 JESD204B IP 内核 2 2015.11.02 UG-01142 订阅反馈 Altera JESD204B IP 内核是数模(DAC)或模数(ADC)转换器的一种高速点对点串行接口，用于传输数据到 FPGA 器件。这种单向串行接口运行在 13.5 Gbps 的最大数据速率上。该协议提供了较高的带宽、低 I/O 数并且支持通道数和数据速率的可扩展性。JESD204B IP 内核通过引进 Subclass 1 和 Subclass 2 以实现了确定性延迟，从而解决了多器件同步。 JESD204B IP 内核包含： • 介质访问控制(MAC) — 控制链路状态和字符替换的数据链路层(DLL)模块。 • 物理层(PHY) — 物理编码子层(PCS)和物理介质附加子层(PMA)模块。 JESD204B IP 内核不包含控制帧装配和拆卸的传输层(TL)。TL 和测试组件提供为设计实例组件的一部分，该设计实例组件可以对不同的转换器件定制设计。 © 2016 Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, NIOS, Quartus and Stratix words and logos are trademarks of Intel Corporation in the US and/or other countries. Other marks and brands may be claimed as the property of others. Intel warrants performance of its FPGA and semiconductor products to current specifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. ISO 9001:2008 Registered www.altera.com 101 Innovation Drive, San Jose, CA 95134

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