Synplify使用指南（中文）.pdf

发布时间：2022-05-30 发布人：admin 分类：说明书资料大小：0.84M 资料格式：pdf 举报版权申诉

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请输入文档名称 Synplify工具使用指南内部公开请输入文档编号目录 1前言 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5 2基本概念 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6 2.1综合 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6 2.2工程文件 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6 2.3Tcl 脚本 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6 2.4约束文件 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6 2.5宏库 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6 2.6属性包 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6 3基本工作流程 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6 3.1PC版基本工作流程 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7 3.2UNIX环境下窗口界面工作流程 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7 3.2.1UNIX环境设置 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7 3.2.2UNIX版用户界面简介 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7 7 8 8 9 10 10 11 11 11 11 12 12 12 12 12 12 13 13 13 14 14 14 14 14 14 14 15 16 1.工具条 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2.用户界面的按钮 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3.2.3 SCOPE窗口 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1.Insert Wizard . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2.Clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3.Clock to Clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4.Input/Output . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5.Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6.Multicycle Paths . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7.False Path . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8.Attribute . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9.Other . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3.2.4生成的报告和信息 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1.Log 文件 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2.时间报告 Timing Report . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3.资源使用报告 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4.Net Buffering报告 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3.3批处理工作模式流程 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3.3.1运行工程文件 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3.3.2运行一个Tcl文件 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4使用HDL Analyst分析和调试设计 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4.1HDL Analyst 简介 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4.2HDL Analyst 的应用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4.2.1POP_UP信息 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4.2.2状态条显示 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4.2.3链接式选中目标 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4.2.4查看延迟信息 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5使用Symbolic FSM compiler . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6怎样用Tcl语言执行批处理任务 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2001-04-09 版权所有侵权必究第3页共45页

请输入文档名称 Synplify工具使用指南内部公开请输入文档编号 6.1创建Tcl script 文件 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6.2常用Tcl 命令说明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6.2.1工程命令 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6.2.2添加文件的命令 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6.2.3控制命令 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6.2.4打开文件的命令 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6.3Tcl 格式的script文件示例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6.3.1运行一个script 文件针对多个目标器件进行综合 . . . . . . . . . . . . . . . . . . . . . . . . 6.3.2运行多个频率要求并存为不同的log 文件 . . . . . . . . . . . . . . . . . . . . . . . . . . . 6.3.3设置控制选项及约束示例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6.3.4自底向上的综合示例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6.4运行script文件 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7时间约束 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7.1书写约束文件的一些规则 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7.2Verilog对象表示语法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7.3HDL源代码中的约束 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7.3.1通用时间约束 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7.3.2黑盒时间约束 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7.3.4特定厂家的时间约束文件 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8.1简介 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8.2厂家提供属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8.2.1Altera . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8.2.1Xilinx . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8.2.1综合指示 Directives . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9实现对速度的优化 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9.1一般性考虑 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9.2怎样处理关键路径上不满足速度要求的延迟 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9.3关于综合约束的建议 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9.3.1时钟 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9.3.2扇出限制 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8综合属性 Attributes 和指示 Directives) 16 16 16 17 17 18 18 18 19 19 21 22 22 22 22 23 23 26 26 26 26 27 27 30 35 38 38 38 38 38 39 2001-04-09 版权所有侵权必究第4页共45页

请输入文档名称 Synplify工具使用指南内部公开请输入文档编号 Synplify 快速入门关键词 Synplify synthesis 综合 Script 脚本 Tcl FPGA Verilog 摘要本文的目的是为 Synplify的使用提供帮助包括三个主要内容第一部分快速入门介绍基本的工作流程第二部分 Tcl使用指南包括运用批处理工作文件提高工作效率和怎样用时间约束文件使综合结果更加成功第三部分是一些通用的以及专门针对Altera和Xilinx器件的综合策略缩略语清单 SCOPE Synthesis Constrains Optimization Environmemt Tcl: Tool command language FPGA: Field Programmable Gate Array RTL: Register Transfer Level 名称作者编号参考资料清单 Synplify Reference Manual Synplify User guide and tutorial Synplicity co. Synplicity co. 发布日期 Oct. 2000 Oct. 2000 查阅地点或渠道 Online help Online help 1 前言 Synplify 和 Synplify Pro 是 Synplicity 公司提供的专门针对FPGA和CPLD实现的逻辑综合工具它支持 VHDL93 IEEE1076 , 包括 std_logic_1164 Numeric_std std_logic_Usigned std_logic_Signed std_logic_Arith 和Verilog95 IEEE1364 的可综合子集该软件提供的Symbolic FSM Compiler 是专门支持有效状态机优化的内嵌工具 SCOPE是管理包括输入和查看设计约束与属性提供活页式分类非常友好的表格界面用于文本输入的 HDL 语法敏感编辑窗口不仅提供了对综合错误的高亮显示结合图形化的分析和 cross_probe工具HDL Analyst 可以把源代码与综合的结果有机地链接起来帮助设计者迅速定位关键路径解决问题其提供的命令行界面可以通过使用Tcl脚本极大的提高工作效率 Synplify Pro还增加提供了FSM Explorer 可以在尝试不同的状态机优化方案后选定最佳结果以及FSM viewer 用于查看状态机的详细迁移状况此外为了获得最佳的综合效果 Synplify还针对具体的厂家器件提供了较为丰富的综合属性 Attributes 和综合说明 Directives Synplify支持PC WIN98/WIN2000/WIN NT 4.0 Sun (Sun OS 5.6 and 5.7/Solaris 2.6 and 2.7) HP-UX 10.20 后文内容中3.1节针对PC版其余章节所述内容因为PC版本与工作站版本并无太大区别因此均以工作站版本为例如使用PC版本则可参照工作站版本相应部分 2001-04-09 版权所有侵权必究第5页共45页

请输入文档名称 Synplify工具使用指南内部公开请输入文档编号本文针对Verilog HDL 以及特别增加针对Altera和Xilinx器件的内容有关VHDL和其他厂家器件的信息请参阅Synplify Refernce Manual 目前部门使用的是Synplify v5.3.1 2 基本概念 2.1 综合综合 Synthesis 简单地说就是将HDL代码转化为门级网表的过程 Synplify 对电路的综合包括三个步骤表示如下 1 HDL compilation 把HDL的描述编译成已知的结构元素 2 Optimization 运用一些算法进行面积优化和性能优化使设计在满足给定性能约束的前提下面积尽可能的小这里 Synplify进行的是基本的优化与具体的目标器件技术无关 3 Technology mapping 将设计映射到指定厂家的特定器件上针对目标器件结构优化生成作为布局布线工具输入的网表 2.2 工程文件工程文件 *.prj 以tcl 的格式保存以下信息设计文件约束文件综合选项的设置情况等 2.3 Tcl 脚本 Tcl Tool Command Language 是一种非常流行的工业标准批处理描述语言常用作软件应用的控制应用Synplify 的Tcl script 文件设计者可以用批处理命令的形式执行一个综合也可以一次执行同一设计多个综合尝试不同的器件不同的时延目标不同的约束条件 Synplify 的script 文件以 *.tcl 保存 2.4 约束文件约束文件采用Tcl 以 *.sdc 保存用来提供设计者定义的时间约束综合属性供应商定义的属性等约束文件既可以通过SCOPE创建编辑也可以使用正文编辑器创建编辑可被添加到在工程窗口的代码菜单中也可以被Tcl script 文件调用 2.5 宏库 Synplify 在它内建的宏库中提供了由供应商给出的宏模块比如一些门电路计数器寄存器 I/O模块等你可以把这些宏模块直接例化到你的设计中去 2.6 属性包 2001-04-09 版权所有侵权必究第6页共45页

请输入文档名称 Synplify工具使用指南内部公开请输入文档编号 Synplify为VHDL提供了一个属性包在Synplify_install_dir/lib/vhd/synattr.vhd 内容有时间约束如对黑匣子的时间约束供应商提供的一些属性还有一些综合属性以帮助你实现你的综合目的使用时只需在VHDL源文件的开头加入以下属性包调用语句 library synplify; use synplify.attributes.all; 3 基本工作流程 3.1 PC版基本工作流程 3.1.1 Synplify的用户界面 Synplify是标准的windows应用程序所有功能均可以通过菜单选择来实现下面按照图中数字所标示的次序对其界面作简要介绍图中1表示Synplify的主要工作窗口在这个窗口中可以详细显示设计者所创建的工程的详细信息包括工程包括的源文件综合后的各种结果文件同时如果综合完成后每个源文件有多少错误或者警告都会在这个窗口显示出来图中2表示TCL窗口在这个窗口中设计者可以通过TCL命令而不是菜单来完成相应的功能 3是观察窗口在这里可以观察设计被综合后的一些特性比如最高工作频率等 4是状态窗口它表示现在Synplify所处的状态比如下图表示Synplify处于闲置状态在综合过程中会显示编译状态映射状态等等 5所示的一些复选框可以对将要综合的设计的一些特性进行设置 Synplify可以根据这些设置对设计进行相应的优化工作 6是运行按钮当一个工程加入之后按这个 RUN 按钮 Synplify就会对工程进行综合 7所示是Synplify的工具栏 2001-04-09 版权所有侵权必究第7页共45页

请输入文档名称 Synplify工具使用指南内部公开请输入文档编号图1 Synplify工作主窗口 3.1.2 启动Synplify 在 windows环境下点击开始依次选择程序 Synplicity Synplify 启动 Synplify 在工程窗口中包含了以下内容源文件信息结果文件信息目标器件信息 3.1.3 建立工程缺省情况下当Synplify启动时将自动建立一个新工程这时可以选择将工程以新名字保存如果结束了一个工程的操作想新建一个工程则可以选择 FILE >NEW 然后选择工程文件就可以建立一个新的工程这项操作也可以通过工具条来进行单击工具条的 P 图标则弹出对话框选择工程文件即可 3.1.4 添加源文件新建工程之后需要将源文件添加进来点击 ADD FILE 按钮添加源文件和约束文件 3.1.5 选择顶层设计 2001-04-09 版权所有侵权必究第8页共45页

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