VHDL 语言设计设计3人表决器.doc

发布时间：2022-06-08 发布人：admin 分类：说明书资料大小：1.11M 资料格式：doc 举报版权申诉

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打开 MAX+plusII,在开始菜单内选择 MAX+PLUS II 项，开始运行 MAX+PLUS II（如下图）你最好把图标放到桌面上，以后直接双击 MAX+PLUS II 图标就可以运行软件了在 MAX+PLUSII 上点右键，选择发送到->桌面快捷方式（如下图），那么你桌面上就看到 MAX+PLUS II 了。 3.2 新建 VHDL 文档（图形和 verilog-HDL 设计的过程见后面的部分） FILE->NEW

或者点下图的新建图标：连后选择 Text Editor File 文件，点 OK 如下图

3.3 输入设计文件在文本窗口中输入以下 VHDL 源程序： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; --********************************************* ENTITY majority_voter IS PORT(SW : IN std_logic_vector(3 DOWNTO 1); L : OUT std_logic_vector(2 DOWNTO 1)); --L2 is a yellow LED AND L1 is a RED LED END majority_voter; --********************************************* ARCHITECTURE concurrent OF majority_voter IS BEGIN WITH SW SELECT L <= "10" WHEN "011",

"10" WHEN "101", "10" WHEN "110", "10" WHEN "111", "01" WHEN OTHERS; END concurrent; --********************************************* 如下图 3.4 保存文件 FILE->SAVE，或点工具栏上的存盘符号

存盘符号

把文件保存为 majority_voter.vhd（路径中不要有中文字符， Automatic Extension 选.vhd）

把文件设为当前工程：FILE->PROJECT->SET PROJECT TO CURRENT FILE MAX+PLUS II 的标题条将显示新的项目名字

至此，程序输入就已经完成了【洒落的 X 石子在他的大作中提到】［green］（作者：京西电子 CJS 睿浩电子：LC）转自：［url］ http://www.fpga.com.cn/［/url］［/green］［hr］今天我们将带领大家完成你的第一个 PLD" 2 编译和布线我们先要指定所用芯片的型号，菜单：Assign->Device 如下图

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