Verilog数字系统设计教程[夏宇闻]PPT课件.rar.ppt

发布时间：2022-05-29 发布人：admin 分类：说明书资料大小：0.67M 资料格式：ppt 举报版权申诉

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语法详细讲解 Verilog测试模块的编写目的： § 复习如何编写较复杂的测试文件，对所做的设计进行完整的测试和验证。 § 掌握组织模块测试的常用方法；学会编写常用的测试代码。

语法详细讲解用Verilog设计的步骤 include 文件设计文件输入文件：激励和期望的输出信号仿真器编译器仿真器厂家元件库文件输出文件：激励和实际输出的信号注：虚线表示编译器能检查输入文件的可读性和是否存在以及是否允许生成输出文件

语法详细讲解测试平台的组成激励信号激励信号和用于验证的结果数据需要验证的设计简单的测试平台需要验证的设计复杂的测试平台

语法详细讲解并行块在测试块中常用到fork…join块。用并行块能表示以同一个时间起点算起的多个事件的运行，并行地执行复杂的过程结构，如循环或任务。举例说明如下： module inline_tb; reg [7:0] data_bus; initial fork data_bus= 8’b00; #10 data_bus = 8’h45; //这两个repeat开始执行时间不同，但能同时运行 #20 repeat (10) #10 data_bus = data_bus +1; #25 repeat (5) # 20 data_bus = data_bus <<1; #140 data_bua = 8’h0f; join endmodule

语法详细讲解并行块上面模块的仿真输出如下：

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