FPGA专用术语词汇表.pdf

发布时间：2022-05-29 发布人：admin 分类：说明书资料大小：0.39M 资料格式：pdf 举报版权申诉

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ÊõÓï´Ê»ã±í

ÊõÓï±í

ADC

AGP

Alliance

analyze

ASIC

ASSP

ATPG

behavioral

BGA

BIST

Bitgen

bitstream

block SelectRAM

BLVDS

BSCAN

BSDL

BUFGCE

BUFGMUX

BUFT

carry logic

ChipScope ILA

CLB

CMOS

combinational

combinatorial

compile

configuration

core

CORE Generator system

CPLD

CPU

CTT

DAC

daisy chain

DCI

DCM

DDR

Design Manager

die

DFT

DLL

DSM

ECO

EDA

EDIF

equivalency checking

FIFO

flash memory

Flow Engine

Foundation

footprint

FPGA

FPGA Compiler II

FPGA Express

FSM

function generator

gate array

gating

GDSII

global clock buffer

gray code

GSR

GTL

GTS

GUI

HDL

HSTL

IBM

IBIS

ICE

implementation

instantiate

Intellectual Property

ÊäÈëºÍÊä³ö¡£ÊÇÖ¸Æ÷¼þµÄ¶Ë¿Ú¡£

I/O

IOB

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latency

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P&R

PAR

PCI

period

pipeline

PECL

pin locking

PLA

Place and Route

pipelining

PLD

PLL

PRBS generator

priority encoded

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RAM

regression

revision

RLOC

RPM

RTL

scan

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SelectI/O

SelectRAM

SelectROM

Silicon

simulation

simprims

skew

slices

SRAM

SRL

SSTL

STA

stamp

startup

Static Timing Analysis

synchronous

Synplify

synthesis

synthesize

timing constraints

translate

TTL

TTM

TWR

version

Verilog

VHDL

VITAL

UCF

Unisim

Xilinx CoreLib

XNF

XST

术语词汇表

术语表 ADC ABEL ABEL 是在 CPLD 设计中曾被广泛使用的一种原始的硬件描述语言 ABEL 通常被认为在建立高级硬件描述方面不如 VHDL 或 Verilog 有效模数转换器一个模拟信号在各个间隔采样并被建模为数字信号 AGP 高级图形接口关于图形的电压接口标准 Alliance Alliance是Xilinx的与第三方供应商配合之协议的名称在此协议下相互共享信息以在 Xilinx的工具和其它EDA工具之间建立无缝的接口 Alliance软件包包含了Xilinx的实现工具但是这个包没有包括仿真综合和原理图抓取软件如果你在使用Xilinx 的Alliance 系列软件这就假定了你在为这些应用使用了第三方EDA供应商的工具 analyze 分析是用来描述在综合中的语法检查过程的术语 ASIC 专用集成电路此器件是用户为特定的应用设计的而不是一个诸如微处理器的通用器件 ASSP 专用标准部件或产品 ATPG ASIC 的别称自动测试模式产生测试向量生成并在电路中运行以测试这个部件 behavioral 一个常用来描述 HDL 或仿真形式的术语行为级 HDL 是一种未必可综合的系统模型行为级仿真是对源代码 RTL 或行为级的一种仿真术语词汇表 www.xilinx.com Ch. D-3 1-877-XLX-CLAS

BGA 球栅阵列一种非常流行的表贴器件封装它使用网格状的焊球作为它的连接器可以有塑封和陶封两种形式 BGA 封装以其紧凑的尺寸高的引线数目和较低的感抗使得可以应用在较低的电压场合而倍受关注 BIST 内建自测试存储器资源特别是 RAM 的测试功能 Bitgen Bitgen 是 Xilinx 实现工具执行配置这一步的命令行名称参见 Configuration bitstream block SelectRAM BLVDS 位流 bitstream 被用来对 Xilinx 器件进行编程它包含设计者建立的器件布线和逻辑资源内部配置的所有信息通常是指分块 RAM. Xilinx 的块 RAM 是基于 Virtex 架构器件中的专用的块 RAM Xilinx 的块 RAM 可以存储多达 16 千位的数据数据宽度和深度可以变化块 RAM 是全同步的有适合双端口存取的不同端口每个块可以有独立的时钟使能复位数据输入数据输出和端口宽度总线 LVDS 这个标准允许两个或多个器件之间双向 LVDS 通信此标准的外部终端电阻与标准 LVDS 中的是不同的 BSCAN 边界扫描边界扫描逻辑在生产中被用来测试 PCB 的互连 BSDL 边界扫描描述语言 BSDL 是在一个 IC 中如何实现边界扫描逻辑的软件描述边界扫描测试软件接受 BSDL 描述 BUFGCE BUFGMUX BUFT carry logic BUFGCE 是 Xilinx 的原语是 Virtex-II 时钟管理的一部分 BUFGCE 被用来分布高扇出的带时钟使能的时钟信号时钟信号用时钟使能信号来选通无毛刺在当使能信号被禁止时时钟也被禁止 BUFGMUX 是 Xilinx 的原语是 Virtex-II 器件中时钟管理的一部分 BUFGMUX 被用来在两个时钟间实现无毛刺切换 BUFT 是 Xilinx 的原语表示一个三态缓冲器进位逻辑存在于每个 slice 中是主要用于实现算术逻辑功能的专用逻辑进位逻辑或称进位链在 Xilinx 器件中垂直分布术语词汇表 www.xilinx.com Ch. D-4 1-877-XLX-CLAS

combinational 参见 combinatorial combinatorial compile configuration core 组合逻辑用需要持续驱动的门来实现组合逻辑有别于不需要持续驱动的寄存逻辑如果激励信号不保持组合逻辑就不会保持它的值一个设计的编译可以出现在不同的位置当你综合 HDL 时你是将代码编译为硬件网表编译表示代码或一个文件到一个不同格式的转换配置是 Xilinx 实现过程中的一步在配置这一步将生成用于对器件编程的位流 ChipScope ILA ILA)是 Xilinx 的附加软件可以代替逻辑分析仪来测试和 ChipScope集成逻辑分析器抓取 Xilinx 器件内部的数据 ChipScope ILA 包括两个基本部件在计算机中的 ChipScope 软件和在芯片中的 ChipScope 核软件被用来建立触发事件和抓取数据在芯片中的核被用来连接到待测试设计的内部测试节点上器件和软件间信息交互是通过连接到 PC 和器件上的 JTAG 口的 MultiLinx 电缆或并行电缆 III CLB 可配置逻辑块 Xilinx 的 CLB 是在 FPGA 内实现大部分逻辑的地方 CLB 是由 slice 组成的 CMOS 互补 MOS 是实现数字处理器和存储器最为广泛使用的集成电路技术 CMOS 采用以某种方式连接在一起的 PMOS 和 NMOS 晶体管这使得它的功耗比单用 PMOS 或单用 NMOS 的电路的功耗要低 Combinational 是 combinatorial 的另外一种措辞核通常是指知识产权 IP 多的工程时间和代价核也可被认为是即插即用的设计核的功能事先经过了测试可以被很快使用而无需花费太 CORE Generator system 核生成器 CORE Generator 系统是 Xilinx 的软件用于为你的设计生成核这些已经制作好的功能块可以直接例化到你的设计中去它们也可进行功能仿真这些核按照复杂性和价格排列大部分的简单的功能块是免费的也可以进行用户配置块 RAM FIR 滤波器等等而其它的一些核 PCI USB 等等需要一定的费用 CPLD 复杂可编程逻辑器件是一种包含了在逻辑块之间可编程互连的可编程器件一个 CPLD 通常是由多个互连的 PAL 构成术语词汇表 www.xilinx.com Ch. D-5 1-877-XLX-CLAS

CPU 中央处理单元 . CS 芯片比例封装 CTT 中央抽头终端电压接口标准 3.3 伏的存储器总线标准 DAC 数模转换器将数字信号转换为模拟信号 daisy chain 菊花链是多个 Xilinx 部件的串接以便通过串行配置方式按次序对每个器件进行编程数字可控阻抗 Xilinx 的 Virtex-II 中的 DCI 为单端 I/O 提供了可控阻抗驱动器和片上终端这就可以省去片外的电阻并能提高信号的完整性数字时钟管理器 Xilinx 的 DCM 有四个时钟管理功能块时钟数字延时锁定环数字移相器 DPS 和数字扩谱 DSS CLKDLL 数字频率合成器 (DFS) DDR 双数据速率使用时钟的两个沿来抓取数据 Design Manager DCI DCM die DFT 设计管理器是一个管理某个 Xilinx 器件实现的软件在设计管理器中你可以设置实现选项使用其它各种工具管理你的设计实现的版本和子版本 . 小片硅晶元以相邻的垂直方向上和水平方向上的划线为边界它包含了制造好了的完整的芯片也称为芯片和微芯片测试设计设计中用于测试内部电路功能和/或集成的电路目的是使器件可以进行自测 DLL 延时锁定环 PLL 的数字版本数字式时钟锁定电路比较两个时钟信号并使它们相对齐 . DSM 深亚微米也被称做二阶效应或三阶效应一个电路中在时延和噪声方面的布线效应术语词汇表 www.xilinx.com Ch. D-6 1-877-XLX-CLAS

EA ECO EDA 嵌入阵列 ASIC 是一种由门阵列和标准胞元组合而成的 ASIC 晶片包括已部分制作部分门阵列和空白部分与标准的胞元 ASIC 一样嵌入阵列也允许有用户定制的宏和存储器工程更改定单一旦 ASIC 被掩膜对掩膜进行修改需要重整 re-spin 一定的费用 ” 这需要付电子设计自动化就是利用计算机来设计和仿真芯片上的电子线路的性能一致性检查也被称为形式验证形式验证被用来检查一个电路综合前后的一致性 EDIF EDIF 是工业标准的网表格式 equivalency checking FG 微间距球栅阵列封装 FIFO flash memory Flow Engine 先进先出器 FIFO 通常用一个 RAM 块来实现一个 FIFO 被用来以一个速率时钟速率存储数据而以另外一个不同的速率来读数据一种存储器件可以重新写入数据而且掉电后内容仍被保留流程机制是 Xilinx 的软件被用来实现通常指布局布线设计和生成配置 Xilinx 器件的位流文件 Foundation Foundation 是 Xilinx 的软件包它包含了原理图抓取仿真和针对 Xilinx 器件实现的一整套解决方案 footprint 表示封装布局 footprint 也可指用作 IO 以及用作电源和地线的引脚的数目 footprint FPGA 现场可编程门阵列-现场可重编程 IC FPGA Compiler II FPGA Compiler II 是由 Synopsys 公司制作的一个综合工具术语词汇表 www.xilinx.com Ch. D-7 1-877-XLX-CLAS

FPGA Express 是 Synopsys 公司制作的一个综合工具 FPGA Express FSM 有限状态机一个使用需要解决特定问题的操作状态来设计的计算部件这些电路对应用而言是最小化的特定的和优化的状态机控制电路的操作它提供了在合适的时间产生的输出以控制其它的逻辑 function generator Xilinx 查找表 LUT ROM Xilinx 的查找表使用四个输入查找表被置入了基于来自四输入逻辑函数的 16 个可能的输出的可能的逻辑值查找表也被称为函数发生器 Xilinx 的查找表由 SRAM 制成但它的功能像一个 16x1 的门阵列一种使用已部分制作好的圆片的 ASIC 它只使用布线层的掩膜来定制它的作门阵列的特点是初期成本低开发时间短密度低性能有限在量少的情况下价格便宜这种形式的 ASIC 正逐步被废弃因为其它的技术在规模和低成本方面已超过它 gate array gating 参见 BUFGMUX 和 BUFGCE 门控通常是指门控一个时钟当你门控一个时钟时时钟信号与另外一个信号组合起来产生一个新的时钟信号这是一个不好的设计实践门控时钟会产生毛刺会使你的设计不可靠 Xilinx 的 Virtex-II 器件有无毛刺时钟管理资源可以用它们来产生一个门控时钟 GDSII 图形设计系统 II global clock buffer 在 ASIC 设计过程中使用的 Polygon 布局格式全局时钟缓冲器被用来驱动 Xilinx 器件内部的专用时钟树这些时钟网络被优化以传播贯穿整个芯片的低偏差的高频时钟信号每个部件有四到十六个全局时钟缓冲器全局时钟缓冲器也被称为 BUFG gray code 格雷编码是指这样的逻辑当它的状态变化时只有一位会变化这可以被用来降低二进制序列引起的毛刺它通常也比二进制编码逻辑更快这是因为它需要更多的寄存器来表示状态但需要解码一个状态的逻辑时仅需要看较少的位就可对所在的状态进行解码 GSR 全局置位复位全局置位复位是一个专用的布线网络在配置的最后的启动序列期间使用它给出了器件上电时的状态寄存器处于置位或复位状态下这取决于代码全局置位复位可以被用户用来在配置后置位/复位芯片内所有的同步元件在基于 Virtex 的器件中不建议采用因为它很慢 GTL 注射收发逻辑终端电压接口标准术语词汇表 www.xilinx.com Ch. D-8 1-877-XLX-CLAS

GTS GUI HDL IBIS 全局三态全局三态网络是一个专用的布线网络在配置期间被用来使器件所有的 IO 引脚在配置期间未被使用的所有的 IO 处于三态在配置的启动序列期间这个网络被释放然后它可以被用来对处于工作状态下的器件的所有的输出进行三态控制图形用户界面在这个界面中用户可以设定选项以控制如何来优化或实现一个设计硬件描述语言一种用来建模设计和仿真硬件的语言最常用的两种形式是 VHDL 和 Verilog HQ 高散热方型扁平封装 HSTL 高速收发器逻辑电压接口标准是一种 1.5 伏的总线接口标准 IBM 国际商用机器公司世界上最大的计算机公司标准胞元 ASIC 的供应商输入输出缓冲器信息规范 IBIS 是通过 V/I 数据而无需揭示任何电路/工艺信息就可提供器件的输入/输出特性的一种方法它可以被看作是一个适合数字系统传输线仿真的行为模型规范并且它可应用于大部分的数字元件 Xilinx 之所以提供 IBIS 模型而不是 SPICE 模型是因为 SPICE 模型含有专利信息 IC 集成电路计算机芯片的正式名称制作电路的硅片 ICE 集成电路工程 implementation 实现是 Xilinx 所指的包括布局布线进程在内的许多步骤这些步骤包括转换映射布局布线静态时序分析和位流产生用于编程例化是 HDL 中的一个术语它表示在代码中放置一个层次块的行为它与在一个原理图中放置一个逻辑符号是同义的 instantiate Intellectual Property 参见 IP 术语词汇表 www.xilinx.com Ch. D-9 1-877-XLX-CLAS

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