而逻辑高电平将其传递至输出端。该操作需要两个互补输入数 据流以在频率间交替。请注意，两个 DDS 通道持续产生频率 F1 和 F2。关闭功能将消除相应的 DDS 输出，从而产生相位相 干 FSK 信号。 图 2. 相位相干 FSK 调制器设置。 AD9959 4 通道 DDS 产生如图 3 所示的结果。两个额外通道可 用作叠加输出端两个开关频率的相位基准，以便于说明相位相 干开关。上面的波形显示的叠加输出表示相位相干开关。中间 两条波形显示的是基准信号 F1 和 F2。下面的波形显示的是在 两个频率间交替的伪随机序列(PRS)数据流。请注意，由于器 件内的流水线延迟，PRS 数据流边沿与叠加输出的频率转换并 未完全对准。 利用多通道 DDS 实现相位 相干 FSK 调制 作者：David Brandon 常见的单通道直接数字频率合成器(DDS)可产生如图 1 所示的 相位连续频率转换。但在相干脉冲多普勒雷达和用于医疗和材 料分析的 NMR/MRI 波谱等应用中，相位相干转换是首选。本 文说明如何配置 AD9958/AD9959 多通道 DDS，通过叠加 DDS 输出实现稳定的相位相干频移键控(FSK)调制器。 多通道 DDS 几乎完全消除了同步多个单通道器件时遇到的通 道间温度和时序问题。多通道 DDS 输出尽管相互独立，但可 共用同一系统时钟，因此对温度和电源偏差的追踪性能优于多 个单通道器件的输出。所以，多通道 DDS 更适合在叠加输出 端产生相位相干频率转换。 图 1. 相位连续和相位相干频率转换。 电路描述 AD9520 时 钟 分配 器件 通 过高 性能 基 准时 钟驱 动 AD9958 DDS，同时为 FSK 数据流源提供相同时钟。AD9520 提供多种 输出逻辑选择和可调延迟，以满足 FSK 数据流与多通道 DDS SYNC_CLK 间的建立和保持时间。 AD9958 的两个独立通道采用预编程频率 F1 和 F2 工作。将输 出端连接在一起进行叠加。模式（Profile）引脚驱动各 DAC 输入的乘法器以控制输出幅度，这些引脚可开启或关闭通道输 出以选择理想频率。为此，每个乘法器预编程两个模式可选设 置：零电平和满量程。模式引脚上的逻辑低电平将关闭正弦波， 图 3. 实测的相位相干 FSK 转换。 1 Analog Dialogue 44-11 Back Burner, November (2010) www.analog.com/analogdialogue 

图 4 显示了同样由 AD9959 产生的相位连续 FSK 开关的一个 范例。这种操作需要的带宽较少，但转换之间无相位存储。 2.95 GHz 的中心频率；第五个选项采用外部 VCO 工作，频率 可高达 2.4 GHz。该器件接受高达 250 MHz 的一路差分或两路 单端基准时钟，提供四组频率可达 1.6 GHz 的 LVPECL 时钟 （每组三个）。可编程分频器的分频比为 1 比 32，可为每一 组时钟设置输出频率和粗调延迟。各 LVPECL 输出可重新配 置以提供两个 250 MHz CMOS 输出。AD9520-x 采用 3.3 V 单 电源供电，最大功耗为 1.5 W；单独的输出驱动器和电荷泵电 源可用于逻辑兼容并支持具有扩展调谐范围的 VCO。器件采 用 64 引脚 LFCSP 封装，额定温度范围为–40°C 至+85°C，千 片订量报价为 12.65 美元/片。 图 4. 实测的相位连续 FSK 转换。 ADI 公司提供各种直接数字频率合成器、时钟分配芯片和时钟 缓冲器，用来构建基于 DDS 的时钟发生器。如需了解更多信息， 请访问 www.analog.com/zh/dds 和 www.analog.com/zh/clock。 多通道、10 位、500 MSPS 直接数字频率合成器 2 通道 AD9958（图 5）和 4 通道 AD9959 直接数字频率合成 器(DDS)内置两个/四个 10 位、500 MSPS 电流输出 DAC。所 有通道共用同一系统时钟，因此本身就具有同步功能；将多个 器件互连可提供更高通道数。各通道的频率、相位和幅度可独 立控制，使器件可校正系统相关失配。所有参数可线性扫描； 或者可为 FSK、PSK 或 ASK 调制选择 16 个电平。输出正弦 波调谐具有 32 位频率分辨率、14 位相位分辨率和 10 位幅度 分辨率。AD9958/AD9959 采用 1.8 V 内核电源供电，与 3.3 V I/O 电源逻辑兼容，功耗为 315 mW/540 mW（所有通道开启） 和 13 mW（掉电模式）。额定温度范围为–40°C 至+85°C，采 用 56 引脚 LFCSP 封装，千片订量报价为 20.48/37.59 美元/片。 图 5. AD9958 功能框图。 12 LVPECL/24 CMOS 输出时钟发生器 AD9520-x 时钟发生器（图 6）可从单一基准频率获得多达 12 个 LVPECL 或 24 个 CMOS 时钟。由于集成了内置 VCO 的完 整 PLL、可编程分频器和可配置的输出缓冲器，该器件实现了 亚皮秒抖动性能。四个选项为片内 VCO 提供了 1.45 GHz 至 图 6. AD9520 功能框图 进一步阅读 1. AN-837 Application Note, DDS-Based Clock Jitter Performance vs. DAC Reconstruction Filter Performance. 2. Kester, Walt. The Data Conversion Handbook. Analog Devices. Chapters 6 and 7. 2005. 3. Kester, Walt. High Speed System Applications. Analog Devices. Chapters 2 and 3. 2006. 4. MT-101 Tutorial, Decoupling Techniques. 5. MT-031 Tutorial, Grounding Data Converters and Solving the Mystery of AGND and DGND. 关于作者 David Brandon [david.brandon@analog.com] 自 1995 年第一款 DDS 发布起便一直为 DDS 产品提供支持。他在 ADI 公司工作了 28 年之 久，最近 11 年一直担任时钟和信号合成部门 应用工程师。David 撰写了大量应用笔记，并 在杂志上发表过多篇文章。 2 Analog Dialogue 44-11 Back Burner, November (2010)