电路设计规范_中兴.pdf-资料库

内部公开内部公开▲ 内部公开内部公开 CDMA 事业部设计开发部 CDMA 事业部设计开发部事业部设计开发部 CDMA CDMA 事业部设计开发部电路设计规范电路设计规范电路设计规范电路设计规范版本版本版本版本：：：：2.0 修订日期：：：：2005 年年年年 11 月月月月修订日期修订日期修订日期中兴通讯股份有限公司中兴通讯股份有限公司中兴通讯股份有限公司中兴通讯股份有限公司本文中的所有信息归中兴通讯股份有限公司所有，未经允许，不得外传第 1 / 74 页

内部公开内部公开▲ 内部公开内部公开版本变更说明版本变更说明版本变更说明版本变更说明版本号变更日期变更内容简述 1.0 2.0 《Schematic Checklist》初稿重新整理编撰 2003.11 2005.11 备注本文中的所有信息归中兴通讯股份有限公司所有，未经允许，不得外传第 2 / 74 页

内部公开内部公开▲ 内部公开内部公开关于本文档关于本文档关于本文档关于本文档中兴通讯股份有限公司 CDMA 事业部设计开发部《电路设计规范》（以下简称《规范》）为原理图设计规范文档。本文档规定和推荐了 CDMA 设计开发部在原理图设计中需要注意的一些事项，目的是使设计规范化，并通过将经验固化为规范的方式，避免设计过程中错误的发生，最终提高产品质量。使用方法使用方法使用方法使用方法《规范》制图部分以 Cadence 平台 Concept HDL 原理图工具为依据，但其大部分内容不局限于该工具的约束。《规范》总体上由检查条目、详细说明、附录 3 部分构成。“检查条目”部分浓缩了各种规范条款和经验，以简明扼要的形式加以描述。对部分条目内容，在“详细说明”部分进行了解释和举例，通过 Ctrl – 左键点击可以跟踪到相应位置。建议在阅读条目的同时，对详细说明进行阅读，理解检查项的意义，并主动避免异常出现。《规范》中检查项共有三种等级：“规定规定规定规定”，“推荐推荐推荐推荐”和“提示提示提示提示”。标记为“规定规定规定规定”的条目在设计中必须遵守，如果因为设计实际需要不能遵守其中某些条款，则必须进行说明并经过评审确认。说明文档同原理图评审异常记录、原理图一同基线。标记为“推荐推荐推荐推荐”的条目为根据一般情况推荐遵守的内容。建议开发工程师在设计时阅读推荐该部分的内容和说明，根据实际设计情况选择恰当的设计实现。标记为“提示提示提示提示”的条目，一般是难以从原理图角度检查的问题和很难有结论的问题，不做规范约束，提醒开发工程师在设计中注意相关问题，避免出错。《规范》只能涵盖硬件原理图设计中已知的常见问题，所以在开发过程和评审/走查过程中不排除《规范》之外的设计异常，开发/评审人员应该根据经验对这些问题进行处理。在开发过程中使用在开发过程中使用在开发过程中使用在开发过程中使用硬件开发工程师必须了解《规范》的内容并在开发中遵循《规范》的指导，在设计完成之后要进行自查。在同行评审////走查过程中使用在同行评审走查过程中使用走查过程中使用在同行评审在同行评审走查过程中使用规范的检查条目部分抽出单独成为《原理图检查单》，评审人员必须了解《规范》并按照《检查单》的每一条目对原理图进行检查。培培培培训中使用训中使用训中使用训中使用《规范》中包含了大量设计开发部积累的硬件开发知识和经验，可以作为学习使用。硬件工程师可以学习并掌握检查条目的内容以及对条目的详细说明，学习部门经验。修订修订修订修订本文档在编写和积累过程中不可避免的有疏漏和错误之处，同时产品开发、归档的规范也可能发生不可实施等各类问题，，，，应应应应在在在在 ClearQuest 上直接提出变化。如果如果如果如果发现本文档中有错误发现本文档中有错误、、、、遗漏遗漏遗漏遗漏、、、、不可实施等各类问题上直接提出故障项故障项故障项故障项（（（（提提提提上直接提出不可实施等各类问题发现本文档中有错误发现本文档中有错误不可实施等各类问题上直接提出变更库中提文档故障，，，，选择选择选择选择 3G 硬件平台跟踪解决。。。。硬件平台），），），），跟踪解决变更库中提文档故障跟踪解决跟踪解决硬件平台硬件平台变更库中提文档故障变更库中提文档故障本文中的所有信息归中兴通讯股份有限公司所有，未经允许，不得外传第 3 / 74 页

内部公开内部公开▲ 内部公开内部公开目目目目录录录录第一部分检查条目............................................................................................................................................ 5 1. 原理图制图规范.................................................................................................................................. 5 2. 电路设计.............................................................................................................................................. 7 2.1 通用要求.................................................................................................................................. 7 2.2 逻辑器件应用.......................................................................................................................... 8 2.3 时钟设计.................................................................................................................................. 9 2.4 保护器件应用........................................................................................................................ 10 2.5 可编程逻辑器件.................................................................................................................... 10 2.6 电源设计................................................................................................................................ 11 2.7 其他应用经验........................................................................................................................ 12 3. 可靠性设计........................................................................................................................................ 14 4. 信号完整性/电源完整性设计........................................................................................................... 15 5. 系统相关设计.................................................................................................................................... 16 6. 可生产性设计.................................................................................................................................... 17 7. 可测试性设计.................................................................................................................................... 17 7.1 JTAG ...................................................................................................................................... 17 7.2 测试点.................................................................................................................................... 18 7.3 电路可测试性........................................................................................................................ 18 7.4 系统可测试性........................................................................................................................ 18 第二部分详细说明.......................................................................................................................................... 19 1. 原理图制图规范................................................................................................................................ 19 2. 电路设计............................................................................................................................................ 25 2.1 通用要求................................................................................................................................ 25 2.2 逻辑器件应用........................................................................................................................ 30 2.3 时钟设计................................................................................................................................ 41 2.4 保护器件应用........................................................................................................................ 46 2.5 可编程逻辑器件.................................................................................................................... 48 2.6 电源设计................................................................................................................................ 51 2.7 其他应用经验........................................................................................................................ 55 3. 可靠性设计........................................................................................................................................ 58 4. 信号完整性/电源完整性设计........................................................................................................... 59 5. 系统相关设计.................................................................................................................................... 62 6. 可生产性设计.................................................................................................................................... 65 7. 可测试性设计.................................................................................................................................... 66 7.1 JTAG ...................................................................................................................................... 66 7.2 测试点.................................................................................................................................... 66 7.3 电路可测试性........................................................................................................................ 66 7.4 系统可测试性........................................................................................................................ 66 附录.................................................................................................................................................................... 66 附录 1 部门相关资源列表....................................................................................................................... 66 参考文献............................................................................................................................................................ 66 编后记................................................................................................................................................................ 66 本文中的所有信息归中兴通讯股份有限公司所有，未经允许，不得外传第 4 / 74 页

内部公开内部公开▲ 内部公开内部公开第一部分检查条目检查条目第一部分第一部分第一部分检查条目检查条目 1. 原理图制图规范原理图制图规范原理图制图规范原理图制图规范编号编号编号编号级别级别级别级别条目内容条目内容条目内容条目内容原理图必须采用公司统一原理图库。原理图应采用 0.100 栅格原理图正文字体设置参照原理图设计规范，采用默认设置。说明文字为 82mil，管脚号为 66mil。原理图封面字体应调整到与栏目字体基本等大（建议使用 180mil 字体）。备注备注备注备注原理图首页放置 ZTE_Cover_A4 做为封面，不加图框。模块电路不加封面原理图除首页之外，一律采用 ZTE_frameA4 或者 ZTE_frameA4plus 图框。只有在元器件符号很大，无法在图框中摆放的情况下方可以选用 ZTE_frameA3 图框。规定原理图首页封面 Checked，Normalized 和 Approved 三项不填写，其他条目需模块电路无封面要正确填写。规定原理图各页图框上除了 Checked 一项外，均须正确填写。填写的内容和页码、模块电路除外 1 2 3 4 5 6 7 8 9 13 14 15 16 17 18 19 规定规定规定规定规定规定规定规定规定规定规定规定总页数等信息应以规定的用户变量（Customer Text）进行标注。规定除封面页，每一页左下角应该采用环境变量注明修改日期；除封面和目录页之外，每页的左下角标注本页的功能说明。 10 规定原理图必须署名。多人设计原理图应在相应页码署各自的名字；封面签署单板负责人姓名。署名采用汉语拼音，大写字母，姓在前，名在后，以一个英文空格符隔开。对于改版、借鉴的原理图，签署最后一次修改者的姓名并由其对原理图质量负责。 11 提示放置一个 Standard 库中的 ZTE_frameA4plus 图框，以用户变量的形式正确填写所有内容，包括说明、日期等信息，其他页拷贝该页内容可以加快工作速度，并使各页保持一致。 12 推荐目录页放置 2 个 Contents 框，左侧为目录，右侧为模块调用情况。两框应水平方向应对齐。如果原理图页数较多，目录页只写目录，增加目录页说明模块调用情况。推荐原理图各页内容依次为：封面、目录、电源、时钟、CPU、存储器、逻辑、背板（母板）接口等。每页内容紧凑但不杂乱、拥挤。原理图上所有的文字方向应该统一，文字的上方应该朝向原理图的上方（正放文字）或左方（侧放文字）。原理图上的各种标注应清晰，不允许文字重叠。交叉标注另行规定各个芯片的局部去耦电容应和芯片布在同一页面或者就近放在下一页面上，并增加说明；多个器件的去耦电容共用一页图纸时，应标注去耦电容是为哪个器件放置；全局去耦（旁路）电容可以在电源部分或者原理图最后部分放置，并增加“GLOBE DECOUPLING”字样说明。仅和芯片相关的上拉或下拉电阻等器件，建议放置在芯片附近。电阻（电阻网络除外）、电容（电容网络除外）、电感的管脚标注，器件的 path 本文中的所有信息归中兴通讯股份有限公司所有，未经允许，不得外传第 5 / 74 页

内部公开内部公开▲ 内部公开内部公开 20 21 22 23 24 25 26 规定规定规定推荐规定信息等不必要信息不要显示。元器件的位号要显示在该元件的附近位置，不应引起歧义。芯片的型号和管脚标注，精密电阻、大功率电阻、极性电容、高耐压电容、共模电感、变压器、晶振，保险丝等有特殊要求的器件参数要显示出来，LED 应标示型号或颜色。差分信号规定使用“+/-”符号，“+/-”可以在网络名的中间或末尾。无特殊要求（例如系统方案命名需求）差分信号以“+/-”结尾。 E1 信号线采用 TIP 来表示同轴电缆芯线（双绞线的+），用 RING 来表示同轴电缆屏蔽层（双绞线的-）。规定有确定含义的低电平有效信号采用*或者_N（引入逻辑的需要用_N）后缀结尾。“有确定含义”包括但不限于如下信号：片选，读写，控制，使能。规定所有的时钟网络要有网络标号，以 CLK 字符结尾，以便于 SI 分析、PCB 布线和检查；非时钟信号禁止以 CLK 等时钟信号命名后缀结尾。时钟信号命名应体现出时钟频率信息。 27 规定采用串联端接的信号（包括时钟），串阻在原理图上应就近放置于驱动器的输出端。串阻和驱动器之间不放置网络标号，串阻后的网络进行命名（时钟信号必须命名并满足时钟信号的命名规范）。规定所有单板内部电源网络的命名都必须采用“VCC”开头，单板接口电源的定规定规定推荐规定推荐规定规定规定义和系统定义保持统一。经过滤波的电源必须命名，命名也必须以“VCC”开头。在 PCB 布线时有特殊要求的网络要定义网络名，推荐在原理图上注明要求。全局电源和地应调用原理图库中的符号。确认多个部分组成的器件原理图库，在打包过程中位号正确，没有出现错位等现象。不推荐使用“Location”硬属性解决位号错位问题。使用 Alias 连接的网络，必须使用网络标号的方式进行连接，不能使用连线 (wire)进行连接。禁止使用 SIZE 属性放置多个器件，例如测试点、去耦电容、光学定位点等。所有出页网络应放置出页符 offpage/offpg，出页符的方向应和信号流向一致。原理图必须进行交叉标注。除总线等字符太多无法调整的网络之外，交叉标注的字符不应重叠。规定 offpage/offpg 符号的调用，应根据信号流向采用正确的符号，不应将符号进行翻转、镜像后使用。推荐 Offpage/offpg 符号和交叉标注文字应尽量对齐。规定规定规定提示推荐器件管脚上的引线，应引出后再分叉，不得直接在器件管脚上分叉。兼容设计、料单可配置部分、调试用最终不安装部分器件，应在原理图上注明。原理图中的实现与设计说明中的描述一致。信号的命名应有意义。逻辑芯片管脚命名与设计说明、逻辑设计说明文档一致。建议信号命名尽量和有意义的芯片管脚命名一致。提供各单点网络列表和未连接管脚列表，并一一确认采用 Cadence 提供的工具对原理图和 PCB 的网表一致性进行检查。原理图打印为 PDF 文件时，推荐使用 Arial 字体。 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 本文中的所有信息归中兴通讯股份有限公司所有，未经允许，不得外传第 6 / 74 页

内部公开内部公开▲ 内部公开内部公开模块电路不加封面和目录页。模块电路内部位号禁止使用硬属性。模块电路使用 Standard 库中的 inport，outport 和 ioport 和顶层相连。模块电路设计其他规范待添加规定规定规定规定规定 45 46 47 48 2. 电路设计电路设计电路设计电路设计 2.1 通用要求通用要求通用要求通用要求编号编号编号编号级别级别级别级别条目内容条目内容条目内容条目内容备注备注备注备注 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 规定规定规定规定规定提示规定提示规定推荐规定规定规定规定规定推荐推荐提示规定单板网络的连接必须正确无误。（个人自查）器件之间的接口电平匹配。 PECL 到 LVPECL 的接口使用交流耦合（直流平衡情况）或 3 电阻端接。采用交流耦合作热拔插时需注意防止因电容积累电荷放电导致器件损伤，可在电容与单板输入/输出接口采用大电阻下拉。单板热拔插对外接口器件选型必须能够满足热拔插要求。热拔插接口设计，选用的器件内部不允许有从端口对电源的二极管钳位保护网络。在不同电平接口时利用钳位二极管实现接口，需要考虑限制电流。差分信号应考虑 Failsafe 功能。了解 CMOS 器件的闩锁现象，选用不易发生闩锁的器件。（一般要求 Latch-Up Performance Exceeds 100 mA Per JESD 78, Class II。）器件工作速率符合设计要求。在满足系统性能要求的情况下，尽量降低信号的速率，采用慢速器件。凡公司、事业部、部门有模块电路、通用电路，能够满足设计要求者，无特殊原因一律采用模块电路。优先选用公司级模块电路。无模块电路可以调用，但是产品约定设计方式或者器件者，无特殊原因一律按照产品约定进行设计。相同功能的电路，如无特殊要求应采用相同的电路和器件。使用同一个物料代码下有多个器件，确认每一种器件的能够满足应用要求。单板上所有有复位管脚的芯片，要求复位脚软件可控。 CPU 等的控制信号应使用上/下拉电阻保证上电时的状态确定。初次设计 CPU、DSP 和 ASIC 的配置管脚的上拉或下拉状态尽量设计成可调。阅读器件手册时，应该到器件厂商网站上寻找最新版本，并了解其版本变更历史和查阅最新版本勘误表。对于设计中的可配置部分（包括为调试设计而最终不安装的部分），必须注明本板在线运行和调试使用的所有配置方式。规定要考虑器件输出或驱动器输出的驱动能力，等效负载不能超过器件的驱动能本文中的所有信息归中兴通讯股份有限公司所有，未经允许，不得外传第 7 / 74 页

内部公开内部公开▲ 内部公开内部公开中断信号要通过上拉或下拉来使中断信号处在默认的非触发态。器件手册规定优先备注备注备注备注力的 80%。规定规定 MCU 串口信号经芯片驱动后，将收发信号和地引到预留的 3Pin 插座单板 3Pin RS-232 串口插座统一定义为：Pin1—本地发送 Tx；Pin2—地线； Pin3—本地接收 Rx。规定通用件率满足事业部通用件率的要求：新板满足 90%，改版满足 80%。优先选用部门推荐的公用器件。规定规定 21 22 23 24 25 2.2 逻辑器件应用逻辑器件应用逻辑器件应用逻辑器件应用编号编号编号编号级别级别级别级别条目内容条目内容条目内容条目内容规定不带内部上下拉和总线保持功能的 CMOS/BiCMOS 器件，未用输入端严禁悬空，必须通过电阻进行上拉或下拉处理。单板带有可以裁减部分，原理图中部分器件可能不焊接时，需要确保这些器件不焊接不会导致其他器件的输入端悬空。逻辑器件不用的引脚或者固定电平的信号如需预置电平处理，必须通过电阻上拉或者下拉，不允许直接接电源或地。对器件未用输入端进行上拉或下拉处理，必须满足可测试性设计要求。多级具有上电 3 态的器件级联驱动信号时，如果信号上电过程要求确定电平，则各级输入端都必须采用上拉或下拉电阻确定状态。规定采用具有上电 3 态的器件驱动背板输入控制信号，如果该信号上电后立刻需要读取且不受上电复位控制（例如单片机 ISP 模块中的背板复位信号和下载规定推荐使能信号），则必须采用电阻置初始电平。信号线上的上拉或下拉电阻能够满足可靠预置电平要求。对于 CMOS 器件，如无特殊要求单个管脚的上拉或下拉可以取 10k，多个管脚或其他具体情况可以参见下面的条目和以及进行计算确定。规定对使能内部上拉的 ISP MACH 4000 型 EPLD，以及和 Cyclone 型 FPGA 通用 IO 管脚连接的网络，下拉电阻采用 1K，上拉电阻可选择 10K。数据总线的下拉不宜使用太大的电阻，推荐使用 1K。 OSC 的 ST_N 管脚应该加上拉电阻（推荐值为 1k，建议直接调用晶振滤波模推荐规定块电路）。规定对背板输出的驱动器，如果其 OE 端需要控制，应采用电阻设置为输出无效状态。对于常见的 244 器件，OE*应该采用电阻上拉。规定参照器件的 Datasheet 将所有控制脚通过电阻进行上拉或下拉，特别是芯片的 OE /CE 端。规定推荐 Enable、Set、Reset、Clear 和三态器件输出的上拉、下拉正确上下拉电阻放在接收端器件处。对于 1 个驱动多个接收的网络，非特殊需要只放置 1 个上下拉电阻。若接收器件全部放置在同一页面，在接收器页面放置上下拉电阻；若接收器件分布在不同页面上，在驱动器端放置上下拉电阻。规定规定规定规定规定 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 规定避免使用一个排阻同时对信号进行上拉和下拉。本文中的所有信息归中兴通讯股份有限公司所有，未经允许，不得外传第 8 / 74 页

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