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FPGA面试题目内含详细笔记讲解.doc
FPGA 面试题
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1：什么是同步逻辑和异步逻辑？（汉王）
同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 答案应该与上面问
题一致
〔补充〕：同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟
脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入
x 有无变化，状态表中的每个状态都是稳定的。
异步时序逻辑电路的特点：电路中除可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延
迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入的变化直接引起。
2：同步电路和异步电路的区别：
同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都
与所加的时钟脉冲信号同步。
异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，这有这些触发器的状态变化
与时钟脉冲同步，而其他的触发器的状态变化不与时钟脉冲同步。
3：时序设计的实质：
电路设计的难点在时序设计，时序设计的实质就是满足每一个触发器的建立/保持时间的而要求。
4：建立时间与保持时间的概念？
建立时间：触发器在时钟上升沿到来之前，其数据输入端的数据必须保持不变的时间。
保持时间：触发器在时钟上升沿到来之后，其数据输入端的数据必须保持不变的时间。
不考虑时钟的 skew，D2的建立时间不能大于（时钟周期 T - D1数据最迟到达时间 T1max+T2max）；保
持时间不能大于（D1数据最快到达时间 T1min+T2min）；否则 D2的数据将进入亚稳态并向后级电路传播
5：为什么触发器要满足建立时间和保持时间？
因 为触发器内部数据的形成是需要一定的时间的，如果不满足建立和保持时间，触发器将进入亚稳态，进
入亚稳态后触发器的输出将不稳定，在0和1之间变化，这时 需要经过一个恢复时间，其输出才能稳定，但
稳定后的值并不一定是你的输入值。这就是为什么要用两级触发器来同步异步输入信号。这样做可以防止由
于异步输入 信号对于本级时钟可能不满足建立保持时间而使本级触发器产生的亚稳态传播到后面逻辑中，
导致亚稳态的传播。
（比较容易理解的方式）换个方式理解：需要建立时间是因为触发器的 D 段像一个锁存器在接受数据，为了
稳定的设置前级门的状态需要一段稳定时间；需要保持时间是因为在时钟沿到来之后，触发器要通过反馈来
所存状态，从后级门传到前级门需要时间。
6：什么是亚稳态？为什么两级触发器可以防止亚稳态传播？
这也是一个异步电路同步化的问题，具体的可以参考《EDACN 技术月刊20050401》。
亚 稳态是指触发器无法在某个规定的时间段内到达一个可以确认的状态。使用两级触发器来使异步电路同
步化的电路其实叫做“一步同位器”，他只能用来对一位异步 信号进行同步。两级触发器可防止亚稳态传播
的原理：假设第一级触发器的输入不满足其建立保持时间，它在第一个脉冲沿到来后输出的数据就为亚稳态，
那么在下 一个脉冲沿到来之前，其输出的亚稳态数据在一段恢复时间后必须稳定下来，而且稳定的数据必
须满足第二级触发器的建立时间，如果都满足了，在下一个脉冲沿到 来时，第二级触发器将不会出现亚稳
态，因为其输入端的数据满足其建立保持时间。同步器有效的条件：第一级触发器进入亚稳态后的恢复时间
+ 第二级触发器的建立时间 < = 时钟周期。
更确切地说，输入脉冲宽度必须大于同步时钟周期与第一级触发器所需的保持时间之和。最保险的脉冲宽度
是两倍同步时钟周期。 所以，这样的同步电路对于从较慢的时钟域来的异步信号进入较快的时钟域比较有
效，对于进入一个较慢的时钟域，则没有作用 。
7：系统最高速度计算（最快时钟频率）和流水线设计思想：
同步电路的速度是指同步系统时钟的速度，同步时钟愈快，电路处理数据的时间间隔越短，电路在
单位时间内处理的数据量就愈大。假设 Tco 是触发器的输入数据 被时钟打入到触发器到数据到达触发器输
出端的延时时间；Tdelay 是组合逻辑的延时；Tsetup 是Ｄ触发器的建立时间。假设数据已被时钟打入 D
触发 器，那么数据到达第一个触发器的Ｑ输出端需要的延时时间是 Tco，经过组合逻辑的延时时间为
Tdelay，然后到达第二个触发器的Ｄ端，要希望时钟能在第 二个触发器再次被稳定地打入触发器，则时钟
的延迟必须大于 Tco＋Tdelay＋Tsetup，也就是说最小的时钟周期 Tmin =Tco＋Tdelay＋Tsetup，即最
快的时钟频率 Fmax =1/Tmin。FPGA 开发软件也是通过这种方法来计算系统最高运行速度 Fmax。因为
Tco 和 Tsetup 是由具体的器件工艺决定的，故设计电路时只 能改变组合逻辑的延迟时间 Tdelay，所以说
缩短触发器间组合逻辑的延时时间是提高同步电路速度的关键所在。由于一般同步电路都大于一级锁存，而
要使电 路稳定工作，时钟周期必须满足最大延时要求。故只有缩短最长延时路径，才能提高电路的工作频
率。可以将较大的组合逻辑分解为较小的 N 块，通过适当的方法平 均分配组合逻辑，然后在中间插入触发
器，并和原触发器使用相同的时钟，就可以避免在两个触发器之间出现过大的延时，消除速度瓶颈，这样可
以提高电路的工作 频率。这就是所谓"流水线"技术的基本设计思想，即原设计速度受限部分用一个时钟周
期实现，采用流水线技术插入触发器后，可用 N 个时钟周期实现，因此系统 的工作速度可以加快，吞吐量
加大。注意，流水线设计会在原数据通路上加入延时，另外硬件面积也会稍有增加。
8：时序约束的概念和基本策略？
时序约束主要包括周期约束，偏移约束，静态时序路径约束三种。通过附加时序约束可以综合布线工具调整
映射和布局布线，是设计达到时序要求。
附 加时序约束的一般策略是先附加全局约束，然后对快速和慢速例外路径附加专门约束。附加全局约束时，
首先定义设计的所有时钟，对各时钟域内的同步元件进行分 组，对分组附加周期约束，然后对 FPGA/CPLD
输入输出 PAD 附加偏移约束、对全组合逻辑的 PAD TO PAD 路径附加约束。附加专门约束时，首先约束分
组之间的路径，然后约束快、慢速例外路径和多周期路径，以及其他特殊路径。
9：附加约束的作用？
作用：1：提高设计的工作频率（减少了逻辑和布线延时）；2：获得正确的时序分析报告；（静态时序分
析工具以约束作为判断时序是否满足设计要求的标准，因 此要求设计者正确输入约束，以便静态时序分析
工具可以正确的输出时序报告）3：指定 FPGA/CPLD 的电气标准和引脚位置。
10：FPGA 设计工程师努力的方向：
SOPC， 高速串行 I/O，低功耗，可靠性，可测试性和设计验证流程的优化等方面。随着芯片工艺的提高，
芯片容量、集成度都在增加，FPGA 设计也朝着高速、高度集 成、低功耗、高可靠性、高可测、可验证性
发展。芯片可测、可验证，正在成为复杂设计所必备的条件，尽量在上板之前查出 bug，将发现 bug 的时
间提前，这 也是一些公司花大力气设计仿真平台的原因。另外随着单板功能的提高、成本的压力，低功耗
也逐渐进入 FPGA 设计者的考虑范围，完成相同的功能下，考虑如何 能够使芯片的功耗最低，据说 altera、
xilinx 都在根据自己的芯片特点整理如何降低功耗的文档。高速串行 IO 的应用，也丰富了 FPGA 的应用范
围，象 xilinx 的 v2pro 中的高速链路也逐渐被应用。 总之，学无止境，当掌握一定概念、方法之后，就要
开始考虑 FPGA 其它方面的问题了。
11：对于多位的异步信号如何进行同步？
对以一位的异步信号可以使用“一位同步器进行同步”，而对于多位的异步信号，可以采用如下方法：
1：可以采用保持寄存器加握手信号的方法（多数据，控制， 地址）；2：特殊的具体应用电路结构,根据应
用的不同而不同 ；3：异步 FIFO。（最常用的缓存单元是 DPRAM）
12：FPGA 和 CPLD 的区别？
FPGA 是可编程 ASIC。
ASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。根据一个用户的特定要求，
能以低研制成本，短、交货周期供货的全定制，半定制集成电路。与门阵列等其它 ASIC(ApplicaTIon
Specific IC)相比，它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质
量稳定以及可实时在线检验等优点。
CPLD FPGA
内部结构 Product－term Look－up Table
程序存储 内部 EEPROM SRAM，外挂 EEPROM
资源类型 组合电路资源丰富 触发器资源丰富
集成度 低 高
使用场合 完成控制逻辑 能完成比较复杂的算法
速度 慢 快
其他资源 － PLL、RAM 和乘法器等
保密性 可加密 一般不能保密
13：锁存器（latch）和触发器（flip-flop）区别？
电平敏感的存储期间称为锁存器。可分为高电平锁存器和低电平锁存器，用于不同时钟之间的信号
同步。
有交叉耦合的门构成的双稳态的存储原件称为触发器。分为上升沿触发和下降沿触发。可以认为是
两个不同电平敏感的锁存器串连而成。前一个锁存器决定了触发器的建立时间，后一个锁存器则决定了保持
时间。
14：FPGA 芯片内有哪两种存储器资源？
FPGA 芯片内有两种存储器资源：一种叫 block ram,另一种是由 LUT 配置成的内部存储器（也就
是分布式 ram）。Block ram 由一定数量固定大小的存储块构成的，使用 BLOCK RAM 资源不占用额外的
逻辑资源，并且速度快。但是使用的时候消耗的 BLOCK RAM 资源是其块大小的整数倍。
15：什么是时钟抖动？
时钟抖动是指芯片的某一个给定点上时钟周期发生暂时性变化，也就是说时钟周期在不同的周期上
可能加长或缩短。它是一个平均值为0的平均变量。
16：FPGA 设计中对时钟的使用？（例如分频等）
FPGA 芯片有固定的时钟路由，这些路由能有减少时钟抖动和偏差。需要对时钟进行相位移动或变
频的时候，一般不允许对时钟进行逻辑操作，这样不仅会增加时 钟的偏差和抖动，还会使时钟带上毛刺。
一般的处理方法是采用 FPGA 芯片自带的时钟管理器如 PLL,DLL 或 DCM，或者把逻辑转换到触发器的 D
输入（这 些也是对时钟逻辑操作的替代方案）。
17：FPGA 设计中如何实现同步时序电路的延时？
首先说说异步电路的延时实现：异步电路一半是通过加 buffer、两级与非门等（我还没用过所以也
不是很清楚），但这是不适合同步电路实现延时的。在同步 电路中，对于比较大的和特殊要求的延时，一半
通过高速时钟产生计数器，通过计数器来控制延时；对于比较小的延时，可以通过触发器打一拍，不过这样
只能延迟 一个时钟周期。
18：FPGA 中可以综合实现为 RAM/ROM/CAM 的三种资源及其注意事项？
三种资源：block ram;触发器（FF），查找表（LUT）；
注 意事项：1：在生成 RAM 等存储单元时，应该首选 block ram 资源；其原因有二：第一：使用 block ram
等资源，可以节约更多的 FF 和4-LUT 等底层可编程单元。使用 block ram 可以说是“不用白不用”，是最大
程度发挥器件效能，节约成本的一种体现；第二：block ram 是一种可以配置的硬件结构，其可靠性和速度
与用 LUT 和 register 构建的存储器更有优势。2：弄清 FPGA 的硬件结构，合理使用 block ram 资源；3：
分析 block ram 容量，高效使用 block ram 资源；4：分布式 ram 资源（distribute ram）
19：Xilinx 中与全局时钟资源和 DLL 相关的硬件原语：
常 用 的 与 全 局 时 钟 资 源 相 关 的 Xilinx 器 件 原 语 包 括 ：
IBUFG,IBUFGDS,BUFG,BUFGP,BUFGCE,BUFGMUX,BUFGDLL,DCM 等。
20：HDL 语言的层次概念？
HDL 语言是分层次的、类型的，最常用的层次概念有系统与标准级、功能模块级，行为级，寄存器
传输级和门级。
21：查找表的原理与结构？
查找表（look-up-table）简称为 LUT，LUT 本质上就是一个 RAM。目前 FPGA 中多使用4输入的
LUT，所以每一个 LUT 可以看成一个有 4位地址线的16x1的 RAM。 当用户通过原理图或 HDL 语言描述
了一个逻辑电路以后，PLD/FPGA 开发软件会自动计算逻辑电路的所有可能的结果，并把结果事先写入
RAM,这样，每 输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内容，然后输出
即可
22：ic 设计前端到后端的流程和 eda 工具？
设计前端也称逻辑设计，后端设计也称物理设计，两者并没有严格的界限，一般涉及到与工艺有关
的设计就是后端设计。
1：规格制定：客户向芯片设计公司提出设计要求。
2：详细设计：芯片设计公司（Fabless）根据客户提出的规格要求，拿出设计解决方案和具体实现
架构，划分模块功能。目前架构的验证一般基于 systemC 语言，对价后模型的仿真可以使用 systemC 的
仿真工具。例如：CoCentric 和 Visual Elite 等。
3：HDL 编码：设计输入工具：ultra ，visual VHDL 等
4：仿真验证：modelsim
5：逻辑综合：synplify
6：静态时序分析：synopsys 的 Prime Time
7：形式验证：Synopsys 的 Formality.
23：寄生效应在 ic 设计中怎样加以克服和利用（这是我的理解，原题好像是说，ic 设计过
程中将寄生效应的怎样反馈影响设计师的设计方案）？
24：用 filp-flop 和 logic-gate 设计一个1位加法器，输入 carryin 和 current-stage，输出
carryout 和 next-stage？
process(sig_intel)
begin
case sig_intel is
when "000" => carryout <= '0';
next_state <= '0';
when "001" => carryout <= '1';
next_state <= '0';
when "010" => carryout <= '1';
next_state <= '0';
when "011" => carryout <= '0';
next_state <= '1';
when "100" => carryout <= '1';
next_state <= '0';
when "101" => carryout <= '0';
next_state <= '1';
when "110" => carryout <= '0';
next_state <= '1';
when "111" => carryout <= '1';
when others => carryout <= 'X';
next_state <= '1';
next_state <= 'X';
end case;
end process;
25：设计一个自动饮料售卖机，饮料10分钱，硬币有5分和10分两种，并考虑找零，
1.画出 fsm（有限状态机）
2.用 verilog 编程，语法要符合 fpga 设计的要求
3.设计工程中可使用的工具及设计大致过程？
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity drink_auto_sale is
port(clk: in std_logic;
reset:in std_logic;
sw101:in std_logic;
sw102:in std_logic;
buy : out std_logic;
back: out std_logic);
end drink_auto_sale;
architecture Behavioral of drink_auto_sale is
type state_type is(st0,st1);
signal cs ,ns : state_type;
begin
process(clk,reset)
begin
if(reset = '1') then
cs <= st0;
elsif(clk'event and clk = '1') then
cs <= ns;
end if;
end process;
process(reset ,cs)
begin
case cs is
when st0 =>
if( sw101 = '1') then
ns <= st1;
buy<= '0';
back<= '0';
elsif(sw102 = '1') then
ns <= st0;
buy<= '1';
back <= '0';
ns <= st0 ;
buy <= '0';
back <= '0';
else
end if;
ns <= st0;
buy <= '1';
back <= '0';
elsif(sw102 = '1') then
when st1 => if(sw101 = '1') then
when others => ns <= st0;
end if;
ns <= st0;
buy <= '1';
back <= '1';
buy<= '0';
back <= '0';
end case;
end process;
end Behavioral;
设 计过程：设定三个状态：0分，5分；当状态为0分时，接收到5分信号脉冲后转为5分；接收到10分信号
脉冲时，转到0分状态，同时弹出饮料，不找零；状态 为5分时，接受到5分信号，弹出饮料，不找零，返
回0分状态；当接受到10分状态时，弹出饮料，找零，并返回零分状态。
所用设计工具：ISE7.1，modelsim,synplify
（不知道为什么上面的状态机设计在 synplify 的 RTL view 中没能看到状态机流程图，所以状态转移图就没
画）。
26：什么是"线与"逻辑,要实现它,在硬件特性上有什么具体要求?
线与逻辑是两个输出信号相连可以实现与的功能。在硬件上,要用 oc 门来实现,由于不用 oc 门可能
使灌电流过大,而烧坏逻辑门. 同时在输出端口应加一个上拉电阻。Oc 门就是集电极开路门。
27：什么是竞争与冒险现象?怎样判断?如何消除?
在组合电路中，某一输入变量经过不同途径传输后，到达电路中某一汇合点的时间有先有后，这种
现象称竞争；由于竞争而使电路输出发生瞬时错误的现象叫做冒 险。（也就是由于竞争产生的毛刺叫做冒
险）。判断方法：代数法（如果布尔式中有相反的信号则可能产生竞争和冒险现象）；卡诺图：有两个相切的
卡诺圈并且相 切处没有被其他卡诺圈包围，就有可能出现竞争冒险；实验法：示波器观测；
解决方法：1：加滤波电路，消除毛刺的影响；2：加选通信号，避开毛刺；3：增加冗余项消除逻辑冒险。
28：你知道那些常用逻辑电平?TTL 与 COMS 电平可以直接互连吗？
常用逻辑电平：TTL、CMOS、LVTTL、LVCMOS、ECL（Emitter Coupled Logic）、PECL（Pseudo/Positive
Emitter Coupled Logic）、LVDS（Low Voltage Differential Signaling）、GTL（Gunning Transceiver
Logic）、BTL（Backplane Transceiver Logic）、ETL（enhanced transceiver logic）、GTLP（Gunning
Transceiver Logic Plus）；RS232、RS422、RS485（12V，5V，3.3V）；也有一种答案是：常用逻辑
电平：12V，5V，3.3V。TTL 和 CMOS 不可以直接互连，由于 TTL 是在0.3-3.6V 之间，而 CMOS 则是
有在12V 的有在5V 的。CMOS 输出接到 TTL 是可以直接互连。TTL 接到 CMOS 需要在输出端口加一上拉
电阻接到5V 或者12V。
cmos 的高低电平分别为:Vih>=0.7VDD,Vil<=0.3VDD;Voh>=0.9VDD,Vol<=0.1VDD.
ttl 的为:Vih>=2.0v,Vil<=0.8v;Voh>=2.4v,Vol<=0.4v.
用 cmos 可直接驱动 ttl;加上拉电阻后,ttl 可驱动 cmos.
1、当 TTL 电路驱动 COMS 电路时，如果 TTL 电路输出的高电平低于 COMS 电路的最低高电平（一般为
3.5V），这时就需要在 TTL 的输出端接上拉电阻，以提高输出高电平的值。
2、OC 门电路必须加上拉电阻，以提高输出的搞电平值。
3、为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。
4、在 COMS 芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产生降低输入阻抗，
提供泄荷通路。
5、芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限增强抗干扰能力。
6、提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰。
7、长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干扰。
上拉电阻阻值的选择原则包括:
1、从节约功耗及芯片的灌电流能力考虑应当足够大；电阻大，电流小。
2、从确保足够的驱动电流考虑应当足够小；电阻小，电流大。
3、对于高速电路，过大的上拉电阻可能边沿变平缓。综合考虑以上三点,通常在1k 到10k 之间选取。对下
拉电阻也有类似道理。
OC 门电路必须加上拉电阻，以提高输出的搞电平值。
OC 门电路要输出“1”时才需要加上拉电阻不加根本就没有高电平
在有时我们用 OC 门作驱动（例如控制一个 LED）灌电流工作时就可以不加上拉电阻
OC 门可以实现“线与”运算
OC 门就是 集电极 开路 输出
总之加上拉电阻能够提高驱动能力。
29：IC 设计中同步复位与异步复位的区别？
同步复位在时钟沿采复位信号，完成复位动作。异步复位不管时钟，只要复位信号满足条件，就完成复位动
作。异步复位对复位信号要求比较高，不能有毛刺，如果其与时钟关系不确定，也可能出现亚稳态。
30：MOORE 与 MEELEY 状态机的特征？
Moore 状态机的输出仅与当前状态值有关, 且只在时钟边沿到来时才会有状态变化。
Mealy 状态机的输出不仅与当前状态值有关, 而且与当前输入值有关。
31：多时域设计中,如何处理信号跨时域？
不同的时钟域之间信号通信时需要进行同步处理，这样可以防止新时钟域中第一级触发器的亚稳态
信号对下级逻辑造成影响。信号跨时钟域同步：当单个信号跨时钟 域时，可以采用两级触发器来同步；数
据或地址总线跨时钟域时可以采用异步 fifo 来实现时钟同步；第三种方法就是采用握手信号。
32：说说静态、动态时序模拟的优缺点？
静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径，计算信号在这些路径上的传播延
时，检查信号的 建立和保持时间是否满足时序要求，通过对最大路径延时和最小路径延时的分析，找出违
背时序约束的错误。它不需要输入向量就能穷尽所有的路径，且运行速度很 快、占用内存较少，不仅可以
对芯片设计进行全面的时序功能检查，而且还可利用时序分析的结果来优化设计，因此静态时序分析已经越
来越多地被用到数字集成电 路设计的验证中。
动态时序模拟就是通常的仿真，因为不可能产生完备的测试向量，覆盖门级网表中的每一条路径。因此在动
态时序分析中，无法暴露一些路径上可能存在的时序问题；
33：一个四级的 Mux,其中第二级信号为关键信号 如何改善 timing.？
关键：将第二级信号放到最后输出一级输出，同时注意修改片选信号，保证其优先级未被修改。（为
什么？）
34：给出一个门级的图,又给了各个门的传输延时,问关键路径是什么,还问给出输入, 使得输出依赖于关键路
径？
35：为什么一个标准的倒相器中 P 管的宽长比要比 N 管的宽长比大?
和载流子有关，P 管是空穴导电，N 管是电子导电，电子的迁移率大于空穴，同样的电场下，N 管
的电流大于 P 管，因此要增大 P 管的宽长比，使之对称，这样才能使得两者上升时间下降时间相等、高低电
平的噪声容限一样、充电放电的时间相等。
36：用 mos 管搭出一个二输入与非门？
<数字电子技术基础>49页
